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Cadence面向TSMC N5和N3工艺推出支持PCI Express 5.0规范的新型低功耗IP

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  中国上海,2021年5月25日——楷登电子(美国Cadence公司,NASDAQ:CDNS)今日宣布,面向TSMC N5工艺技术推出支持PCI Express®(PCIe®)5.0规范的Cadence®IP产品。该IP将于今年下半年可应用于TSMC N3工艺技术。基于TSMC N3工艺技术的下一个版本将于2022年初流片。

 


  目前,Cadence与主要客户间就针对超大规模计算和网络应用的N5工艺系统级芯片(SoC)设计的合作正在推进。面向PCIe 5.0技术的Cadence IP包括PHY、配套控制器和验证IP(VIP),主要用于超大规模计算、网络应用N5工艺系统级芯片(SoC)设计的合作正在推进。利用Cadence针对PCIe 5.0架构的PHY和控制器子系统,客户可以设计出功耗极低的SoC,并加快产品上市速度。


  基于PCIe 5.0架构的Cadence IP能够以高能效的方式实现传输标准。多家主要客户开展的多项评估均表明,Cadence IP能在32GT/s的最大数据传输率和最差情形的插损情况下,达到业内最低的功耗。利用Cadence现有的N7/N6工艺硅验证产品,N5工艺设计可提供一个完全的512GT/s功耗优化解决方案,涵盖单时钟通道的所有工作条件。


  结合Cadence用于Compute Express Link™(CXL™)的低延迟控制器IP,面向PCIe 5.0技术的Cadence PHY IP能够为处理器、工作负载加速器和内存扩展器的高速缓存一致性互连提供新的应用类别,并支持广泛的以太网协议。这为需要为网络类应用利用同一IP的系统提供了灵活的用例。在PCIe 5.0子系统互操作性测试方面,Cadence现已处于领先地位,并与所有主要的PCIe测试设备供应商合作,以实现协议和电气兼容。


  “我们很高兴看到Cadence扩展其IP系列产品,支持TSMC先进工艺上的PCIe 5.0协议。”TSMC设计基础架构管理部副总裁Suk Lee表示,“我们与Cadence的密切合作将帮助我们客户的设计满足严格的功耗和性能要求,并利用基于TSMC先进工艺技术带来的领先设计解决方案来加速芯片创新。”


  “我们的客户越来越需要的不仅仅是点IP,还要求能够通过缩短开发时间和加速终端产品部署而提供优势的整体解决方案。我们面向TSMC N7/N6、N5和N3工艺的高性能IP产品组合中,现已增加了超低功耗PCIe 5.0解决方案,让我们可以满足这一需求。”Cadence公司全球副总裁兼IP部总经理Sanjive Agarwala表示,“我们与TSMC紧密合作,确保我们能够继续为TSMC最先进的工艺开发先进的IP。十多年来,我们一直是先进PHY IP的主要供应商,是业内拥有最丰富经验的PHY设计团队之一。为PCIe 5.0架构开发出超低功耗的解决方案,证明了我们的工程团队能够通过不断创新来支持我们的高性能客户群。”


  “Cadence面向PCIe 5.0的PHY和控制器测试芯片在我们的Xgig训练器和分析器平台上的合规性测试中表现出色。”VIAVI Solutions实验室和产品业务部副总裁兼总经理Tom Fawcett说,“与Cadence这样富有远见的行业领导者合作,是帮助生态系统建立对新协议的信心和快速加以采用的关键。”


  “作为PCI-SIG®的长期成员,Cadence在促进PCIe技术的采用方面发挥了积极作用。”PCI-SIG总裁兼主席Al Yanes表示,“凭借其在PCIe IP方面的持续投入和创新,Cadence是支持最新标准得到广泛采用的成员公司之一。”


  面向PCIe 5.0架构的Cadence IP支持Cadence的智能系统设计战略(Intelligent System Design™),该战略实现了先进工艺节点SoC的卓越设计。Cadence针对TSMC先进工艺的全面设计IP解决方案产品组合还包括112G、56G、裸片对裸片(D2D)和高级存储器IP解决方案。


  转载自Cadence楷登微信公众号


  上海搏嵌电子技术有限公司(英文:Shanghai BoardChain Electronics Technology Co.,Ltd.)是Cadence官方授权代理商,在PCB设计、IC设计、封装设计、系统分析、模拟仿真等方面为客户提供高效的技术解决方案和专业的研发工具,欢迎致电咨询:400-0519-668。

2021年9月23日 10:40
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